Microchip FPGA: Libero SoCにバンドルされているModelSim ME Proは、ModelSim PE/SE/DEのどれに相当しますか？

Intel: I'm using a FIXED license with a T guard key. I get an error when launching Questa* - Intel® FPGA Edition or ModelSim* - Intel® FPGA Edition.

Intel： 「MSVCR120.dll が見つからないため、コードの実行を続行できません。プログラムを再インストールすると、この問題が解決する可能性があります。」と表示されツールが起動できません。

Intel：IP Catalog または Platform Designer でメモリー IP (ROM/RAM) を作成し初期値を登録しましたが、RTL シミュレーション結果に初期値が反映されません。

Microchip FPGA: 「ARM Cortex-M1 プロセッサ・ソフトIPコア」を実装した場合、ModelSim MEでブート・シーケンスのシミュレーションは可能ですか？

Intel：ModelSim* - Intel® FPGA Edition で使用するエディタ―を外部エディタ―に変更する方法を教えてください。

Intel：ModelSim® などのシミュレーターでシミュレーションをおこなうとき、FPGA 内蔵の Pull-Up を使用している信号をどのように記述すれば良いですか？

Intel：ModelSim* - Intel® FPGA Edition の内蔵エディターで日本語を表示させる方法を教えてください。

Intel：PLL をシミュレーションしようとしたところ、RTL シミュレーション用ファイル *.v と ゲートレベル用シミュレーションファイル *.vo で出力クロックの周波数に僅かな違いがありました。これは何故ですか？

Intel：ModelSim®- Intel® FPGA Edition の Wave ウィンドウに表示される信号名を、フルパスではなく短い信号名だけにするにはどうすれば良いですか？

Intel: A circuit using On-Chip Flash IP in MAX® 10 fails at Load when using ModelSim®-Intel® FPGA Edition for Nativelink simulation.

Intel：MAX® 10 FPGA の ADC を ModelSim® で RTL シミュレーションを実施した実績のあるデザインを、別のディレクトリに移植して同様の作業を行ったところ、エラー・メッセージになります。

Intel：ALTLVDS_RX IP を RTL レベル・シミュレーションすると、"lvds_rx_reg_setting" パラメーター部分でエラーが発生します。

Mentor：ModelSim® でシミュレーションで $fopen でファイル出力をするとファイル数が30ファイルに制限されます。回避策を教えてください。

Mentor：ModelSim® の起動時にウインドウのレイアウトやサイズをカスタマイズすることはできますか？

Mentor：ModelSim® のコンパイルのデフォルトを System Verilog にしたい

Intel: Even if the simulation model of ALTERA_FP_FUNCTIONS is generated with Verilog specification for FPGA with 20nm process or less, the lower module at the end is generated as a VHDL file. Can't you simulate with VCS?

Intel：シングルポートRAMの生成を行い、RTLシミュレーションを実施していますが、"altera_syncram" が"altera_mf.v"内でモジュールが見つからず、シミュレーションエラーになりました。 "altera_syncram" が定義されているライブラリーファイルの所在を教えてください。

Intel：ModelSim® や Questa® Sim のバージョンが以前は 10.6、10.7 等の記載でしたが、2019年から 2019.1、2020.1 等になっています。 2019.1 リリース後も 10.7f 等、10.7 のバージョンもリリースが続いているようですが、これらは何が違うのですか？

Intel：DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。

Intel: The Pro Edition does not have a "Generate Value Change Dump file script" option that causes Quartus® Prime to generate a script for VCD generation in EDA simulators such as ModelSim®. Please tell me how to set it.

Intel: How do I run PCI-Express (PCIe) Gen3 Root Port simulations on Arria® 10 devices?

Intel：Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスタ(MR0-3)に設定される値をシミュレーションや実機で確認することはできますか？

Intel：Quartus® Prime Pro Edition で Tools メニュー > Generate Simulator Setup Script for IP で生成されるシミュレーション・スクリプトには、プロジェクト内のユーザー・デザインファイルも含まれますか？

Intel：Questa® Sim のバージョン 2019.1 以降を使用して Quartus® Prime や Platform Designer 等で生成したシミュレーション用スクリプト（msim_setup.tcl 等）を実行すると下記のエラーが発生する場合があります

Intel：Modelsin® でシミュレーション実行後に、表示していなかった信号を後から表示する方法はありますか？

Intel：インテル® HLS コンパイラーで生成した IP を Platform Designer システムに追加し、シミュレーションモデル（VHDL）を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。

Intel：Nios®II を含むシミュレーションを行う場合、main() 関数が起動するまでの時間を短縮する方法はありませんか？

Intel：ALTCLKCTRL IP のシミュレーション・モデルを VHDL で生成して ModelSim でコンパイルすると、エラーになります。

Intel：Mentor® Graphics のシミュレーターを使用していますが、インテル® FPGA のデザインをシミュレーションする際はどのバージョンを使用すれば良いですか？