Intel: Logic written in SystemVerilog interface (modport) causes an error when used in Platform Designer's Component Editor. Please tell me the cause of the error and how to deal with it.

Intel: Can I simulate the Generic Serial Flash Interface Intel® FPGA IP?

Intel：External Memory Interface IP コアのパラメーター設定において、Mem Timing タブの Speed Bin のリスト中に 使用するメモリーに該当するパラメーターがない場合はどうすればよいですか？

Intel：PHY Lite for Parallel Interfaces Intel® FPGA IP のレイテンシーはどのように算出できますか？

Intel：Error(18101): An external memory interface or PHYLite IP core reference clock fed by a cascaded PLL. Connect the external memory interface or PHYLite IP core reference clock to an input buffer

NVIDIA Jetson Xavier NX: What MIPI CSI cameras work with the Jetson Xavier NX developer kit?

Altera：Questa* - Altera® FPGA Edition を起動するとエラーが発生します。Cannot checkout an uncounted license within a Windows Terminal Services guest session.

Intel：Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、受信データのフロー制御は可能でしょうか？

Intel：Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、 受信データのフロー制御は可能でしょうか？

Intel：PHY Lite for Parallel Interfaces Intel FPGA IP を使用しています。Avalon Memory-Mapped Interface から Control Register の Pin Output Delay を設定した場合、PHY Lite IP の外部端子に状態が 反映されるまでの時間はどのくらいでしょうか？

Intel：Cyclone® V Native PHY で 5Gbps のデザインを作成したところ Fitter Error が発生します。原因を教えてください。

Intel: I would like to use the Generic Serial Flash Interface IP inside the FPGA to write configuration data from the CPU outside the FPGA to the configuration ROM (MT25Q). What format should I use for the data file for writing?

Intel: When I perform Arria® 10 I/O PLL Reconfiguration, I set the register settings for the PLL Reconfig Intel FPGA IP, but the values I write to the registers are not written correctly. Why?

Intel：Arria® 10 で EMIF (External Memory Interface) IP コアを同一カラム上に2個配置すると Fitter Error になります。

Intel: My PCIe (PCI Express) IP (Avalon-ST Interface) asserts "app_msi_req" to generate an MSI interrupt, but "app_msi_ack" is not asserted.

Intel：Avalon® Interface の readwaittime パラメーターと waitrequest 信号を併用して使えますか？

Intel：Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか？

Intel：Arria® 10 以降のデバイスで EMIF (External Memory Interface) IP を使用する場合、EMIF 用外部ピン (DQ, DQS, Add/Cmd など) に対して Assignment Editor で I/O Standard の設定は必要ですか？

Intel：インテル® FPGA では Pad on Via について PCB 設計ルールはありますか？

Intel: When using the Cyclone® V DDR3 EMIF (External Memory Interface) IP, is it possible to check the values set in the mode registers (MR0-3) at the start of user mode through a simulation or actual device?

Intel：Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスター(MR0-3)に設定される値の確認方法を教えてください

Intel：OpenCL™ のカーネル作成において、Quartus® Prime で用意されている IP をそのまま使用することは可能ですか？

Intel: Arria® 10 devices use PCI-Express (PCIe) IP under the following conditions: How do I access the DMA Descriptor Controller Register?

Intel: What is the PIPE interface version for PCI-Express (PCIe) IP for Stratix® 10?

Intel：Arria® 10 デバイスで AS モードでのコンフィグレーションに失敗し JTAG アクセスができなくなりました。

Intel：Quartus® Prime の合成レポートなどで [Current Strength] が "Default" になっている場合、具体的には何 mA が設定されるのでしょうか？ 例えば External Memory Interface (EMIF) の DQ/DQS 信号がこのようになっています。

Intel: Does Arria® V GX support PCI-Express Lane Reversal feature? Also, does it support Gen2 x2 configurations?

Intel：Arria® 10 DDR4 External Memory Interface (EMIF) IP を 1GHz 目標で設計する場合に、IP のパラメーターなどで改善点や注意点はありますか？

Intel：MAX® 10 のシングル電源品の External Memory Interface (EMIF) IP は DDR2 をサポートしていますか？

Intel：Arria® 10 SoC で FPGA を経由した Ethernet MAC インターフェイスは何が使えますか？