Intel: Is there any benchmark information for Nios® V?

Intel: An error occurred when running NativeLink simulation. Internal error: Failed to run ip-make-simscript

Intel: In Quartus® Prime Standard and Lite Edition 23.1, the Wizard screen crashes while creating ALTPLL.

Intel: Is Nios® V paid?

Intel: If I edit a custom IP after adding it to the system in Platform Designer, will the edits be reflected in the IP in the system?

Intel: A Gen3 compatible Endpoint device is inserted into a Gen4 compatible PCIe slot, but it is not recognized correctly. What could be the cause?

Microchip PICマイコン:有償コンパイラーのドングルライセンスとはどのようなライセンスですか？

Microchip:MPLAB X IDEとXC Compilerのインストール方法

Microchip Harmony：Harmony V3で生成されるPeripheralのAPIの説明はどこから入手できますか？

Microchip：MPLAB X IDE V6.05のMPLAB Harmony Configuratorはどこにありますか？

Microchip Wireless：WFI32 IoT Board推奨コンパイラーバージョンに関して

Intel: When ALTPLL IP is RTL simulated on Questa* - Intel® FPGA Edition, the waveform of output clocks (such as c0) is indeterminate. why?

Analog Devices RF Transceiver : Could you provide a list of OSS (open source software) licenses included in Analog Devices Kuiper Linux that comes with the AD9361 evaluation board (AD-FMCOMMS3-EBZ)?

Analog Devices RF Transceiver : Please tell me how to build using Analog Devices Kuiper Linux that comes with the AD9361 evaluation board (AD-FMCOMMS3-EBZ).

Intel: Can I simulate the Generic Serial Flash Interface Intel® FPGA IP?

Intel: How many cycles should the Avalon-MM interface (avmm_readdata[31:0]) of the Intel eSPI Agent Core have to wait for a read?

Intel: Questa* - Error when launching Intel® FPGA Edition. Unable to checkout a license. Make sure your license file environment variables are set correctly and then run 'lmutil lmdiag' to diagnose the problem.

Intel：Platform Designer において、ユーザーが作成した IP のリセット極性と IP Catalog に用意されている既存 IP のリセット極性が異なる場合は、ユーザー側で調整が必要でしょうか？

Intel: HDL of self-developed IP is encrypted by IEEE1735 method by third-party tool. What public encryption key is required for Quartus Prime Pro Edition?

Intel: Is it possible to connect multiple JTAG_UART IPs to each Nios® II processor and have console output?

Intel：メモリーを推論させるために配列で記述した HDL コードを MAX® 10 FPGA 向けにコンパイルしたら、メモリーブロックではなくロジック・エレメントに配置されました。

Intel：MAX® 10 FPGA シングル電源デバイス の Modular ADC core Intel FPGA IP で ADC Voltage Reference を Internal Referece で使用した場合 3.0V と 3.3V を選択できますが、どちらを選択するか任意で決定できますか？

Intel：External Memory Interface IP コアのパラメーター設定において、Mem Timing タブの Speed Bin のリスト中に 使用するメモリーに該当するパラメーターがない場合はどうすればよいですか？

Intel：PHY Lite for Parallel Interfaces Intel® FPGA IP のレイテンシーはどのように算出できますか？

Intel: For functional safety, we expect to implement as safe as needed for each instance within an Intel FPGA design. When using Nios® II Debugging is done using JTAG, is it better to put the JTAG module on the safe side?

Intel： Intel eSPI Agent Core で追加可能な Peripheral Channel IO ports を output に設定した場合、eSPI インターフェース経由でリードすると 値ゼロが読み出されます。

Intel: Error(18101): An external memory interface or PHYLite IP core reference clock fed by a cascaded PLL. Connect the external memory interface or PHYLite IP core reference clock to an input buffer

Intel： ALTPLL のロケーションを手動で指定する方法を教えてください。

Microchip FPGA: What development tools do you use when developing a "ProASIC3 FPGA"?

Intel: I created a memory IP (ROM/RAM) in IP Catalog or Platform Designer and registered the initial values, but the initial values are not reflected in the RTL simulation results.