Altera：Gen4 対応の PCIe Slot に Gen3 対応の Endpoint デバイスを挿入していますが、正常に認識されません。何が原因でしょうか？

Analog Devices ホットスワップコントローラー：LTC4210の使用例にあるコネクターですが、ピンの長さが異なるものを使うよう記載があります。理由を教えてください。

Intel：PCI Express (PCIe) で Correctable / Fatal / Non-Fatal Error などの Message TLP をユーザー回路側から任意のタイミングで発生させることは可能ですか？

Intel：CTLE の設定には HG (High Gain) mode と HDR (High Data Rate) mode がありますが、Arria® 10 で PCIe (PCI Express) IP を使用する場合にはどちらの設定を使用すれば良いですか？

Intel: My PCIe (PCI Express) IP (Avalon-ST Interface) asserts "app_msi_req" to generate an MSI interrupt, but "app_msi_ack" is not asserted.

Intel: A design with PCIe (PCI-Express) IP (IP_Compiler for PCI Express) targeting Cyclone® IV fails to generate HDL in Quartus® Prime Standard Edition ver19.1 Platform Designer. increase.

Intel: How do I run PCI-Express (PCIe) Gen3 Root Port simulations on Arria® 10 devices?

Intel: Arria® 10 devices use PCI-Express (PCIe) IP under the following conditions: How do I access the DMA Descriptor Controller Register?

Intel: What is the PIPE interface version for PCI-Express (PCIe) IP for Stratix® 10?

Intel：Stratix® 10 で PCI-Express を使用する場合、fPLL と ATX PLL のどちらを使用するのでしょうか？

Intel: Does Arria® V GX support PCI-Express Lane Reversal feature? Also, does it support Gen2 x2 configurations?

Intel：Arria® 10 GX で PCI-Express Avalon-ST IP を実装していますが、以前のデバイスで使用できた Byte Enable 信号が見当たりません。

Intel：Arria® 10 デバイス同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェースを使用) の設計をしています。 Endpoint 側から、自身に設定されている Configuration 空間の情報を取得することは可能ですか？

Intel：Stratix® 10 を使用して PCI-Express (PCIe) の設計を実施しています。Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において Minimum Pulse Width の違反が発生しています。

Intel：Cyclone® V で PCI Express を使用しています。100 MHz の Refclk を FPGA に対して供給していますが、外部でのカップリング、I/O Standard はどのようになりますか？

Intel：Arria® 10 の PCI Express® ユーザ・ガイドに記載されている Recommended Speed Grades の意味を教えてください。

Intel：Arria® 10 の PCI-Express Protocol で Physical Layer のみを生成することは可能ですか？

Intel：Rxm_BAR0 を export 設定すると BAR0 の Size が N/A となり使用できません。対処方法を教えてください。

Intel：Cyclone® V で PCI-Express (PCIe) Hard IP を使用する際、Platform Designer (旧 Qsys） から PCIe 空間にアクセス（TXS Port 経由でのアクセス）を実施する場合に、アドレス変換テーブルを設定する必要がありますが、変換テーブルを Dynamic ではなく、Fixed で設定することは可能ですか？

Intel：Straix® IV / Arria® II / Cyclone® IV の PCI Express Hard IP の test_in の設定を教えてください。

Intel：Straix® V / Arria® V / Cyclone® V の PCI Express Hard IP の test_in の設定を教えてください。

Intel：Arria® 10 / Cyclone® 10 GX の PCI Express Hard IP の test_in の設定を教えてください。

Intel：Cyclone® IV で PCI-Express (PCIe) を実現しようとしています。Avalon-ST インタフェースの IP を使用します。エラーが発生した際にユーザが行うべきことはありますか？

Intel: What are the JTAG_TCK / JTAG_TDI / JTAG_TDO / JTAG_TMS signals for the PCI Express (PCIe) Card Edge Connector on the Arria® V Development Kit?

Intel: What is the purpose of the WAKE_N / SMCLK / SMDAT signals for the Arria® V Development Kit's PCI-Express (PCIe) Card Edge Connector?

Intel：PCI Express (PCIe) の REFCLK (100MHz) の Jitter 特性がデータシートのどこに書かれているかわかりません。

Intel：PHY IP Core for PCI Express (PIPE) と Reconfig Controller を接続していれば、Reconfig Interface は 0 固定 もしくは Open で問題ないですか？

Intel：PHY IP Core for PCI Express (PIPE) を制御する上での PHY Management Interface への制御は必須でしょうか？

Intel：ALTGX_RECONFIG の reconfig_clk ポートへの入力は PLL の出力を使用できますか？

Intel：Autonomous mode と CvP (Configuration via Protocol) には、どのような関係がありますか？