Intel: Please tell me how to transfer files and write to Flash memory (QSPI, NAND) of HPS (Hard Processor System) via JTAG.

Intel: I am using a Cyclone® V SoC. I entered the following command in UBOOT, but the MDIO signal of EMAC0 is not output.

Intel: From SoC EDS Command Shell of Quartus® Prime Pro Edition ver.19.3, Eclipse can be started normally, but bsp-editor cannot be started.

Intel: I would like to access the Cyclone® V SoC with spim0 of the SPI Master Module. Please give me a specific example of read/write commands in u-boot

Intel: Regarding the Cyclone® V SoC Address Map, will 0x0000_0000 to 0x1000_0000 be remapped from 0x0000_00000 to SDRAM space after PREBOOT in BOOT ROM+ON CHIP RAM at startup and then remapped at UBOOT startup?

Intel: When reading/writing registers implemented in the FPGA part on a system running Linux, use the ALT_WRITE_WORD / ALT_READ_WORD API functions described in socal.h of SoC EDS. Can you do it?

Intel：Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。

Intel：Quartus® Prime ver19.1 以降において、Nios® II Software Build Tools (SBT) for Eclipse（Nios® II EDS）環境を構築する方法を教えてください

Intel：Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか？

Intel：Minimal Preloader (MPL) 内のどこで Qsys で設定した QSPI のクロック値が反映されるのかを教えてください。

Intel: I'm using a Cyclone® V SoC with Linux configured for QSPI boot. After changing the kernel version to a recent version (4.14.73-ltsi), read access to QSPI Flash from Linux no longer works as expected

Intel：Cyclone® V SoC において、ハード・プロセッサー・システム（HPS）側での単精度・倍精度をベンチマークした結果はありますか？

Intel：Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル（hps_common_board_info.xml など）は自動生成されますか？

Intel：Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか？

Intel：SoC FPGA を使用する際に Hard Processor System (HPS) から FPGA をコンフィギュレーションする際の注意点を教えてください。

Intel：Arria® 10 SoC で FPGA のみをリコンフィグレーションすることは可能ですか？

Intel：Coretex™-A9 の機能である WFI/WFE State を Cyclone® V SoC で FPGA 側に通知することは可能ですか？

Intel: Linux-based development on Cyclone® V SoC. When I try to debug my Linux application on DS-5™, I get the following error message:

Intel：U-Boot から FPGA のコンフィグレーションを行うと以下のようなエラーが発生します。対処法を教えてください。

Intel：Arria® 10 SoC の U-Boot において、FPGA をコンフィグレーションするコマンドはありますか？

Intel：Arm Compiler 5 においてヒープ領域にヒープ2 を使用することはできますか？

Intel：Cyclone® V SoC に搭載される ARM Cortex-A9 コアの最少命令実行時間についての資料はありますか？

Intel：Cyclone® V SoC のブートで、起動失敗によるリトライが発生した場合、どのような動作になりますか？

Intel：ARM® Development Studio 5™ (DS-5™) 上で Preloader をデバックする方法を教えてください。

Intel：Arria® 10 SoC にて Platform Designer の Hard Processor System (HPS) にて設定した通りのクロックが出力されません。

Intel：Arria® V / Cyclone® V の SoC FPGA の Hard Processor System (HPS) の Reset Manager レジスタである bit 6:s2f は、設定するとどのような動作になりますか？

Intel：Cyclone® V SoC の Hard Processor System (HPS) QSPI コントローラで、複数チップセレクトを使用するにあたり注意すべきことはありますか？

Intel：期限内のライセンスにも関わらず Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンス・エラーが発生します。どのようなことが考えられますか？

Intel：Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンスは、保守期限が切れてもそれまでのバージョンであれば使用可能ですか？

Intel：Cyclone® V SoC デバイスで L1 パリティ・エラー関連の割り込みについて cpu0_parityfail や cpu0_parityfail_XXX など複数ありますが、一括で確認できますか？