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PLL のジッタは、一般的にポスト・スケーラの段数に応じて変動します。

PLL ではクロックの分周は、VCO 後段のポスト・スケーラを使用して行われます。
ポスト・スケーラの設定値が大きい場合、ポスト・スケーラのレジスタ段数も大きくなりますが、ポスト・スケーラの設定値が小さい場合、ポスト・スケーラのレジスタ段数も小さくなります。
レジスタの段数に応じて、1つのレジスタが元々持っている固有の内部ジッタ（遅延のバラツキ）が、トータル的に累積されるため、ジッタが増えると言われています。

例えば、入力クロックを 2分周（1/2倍）する場合、値 2 で設定されたポスト・スケーラは 1個のレジスタで構成されます。
入力クロックを 8分周（1/8倍）する場合、値 8 で設定されたポスト・スケーラは 3個のレジスタで構成されます。
この場合、3 個のレジスタで構成されたトータルの内部ジッタは、1個のレジスタで構成されたときよりも必然的に大きくなります。
従って、入力クロックを 8分周したクロックは、2分周したクロックよりもジッタが大きくなります。

ジッタの影響を最大限に考慮したい場合、基板スペースや部品点数などに余裕があれば、ジッタを減衰する機能に特化した PLL（ジッタ・クリーナもしくはジッタ・アッテネータ）の使用が理想的です。