If I write the derive_pll_clocks constraint in the SDC file, will the constraint for the PLL reference clock supplied from outside the FPGA be automatically added?

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If I write the derive_pll_clocks constraint in the SDC file, will the constraints for the PLL's reference clocks coming from outside the FPGA also be added automatically?

Timing constraints/analysis

カテゴリ：タイミング制約/解析
ツール：Quartus® Prime / Quartus® II
デバイス：－

derive_pll_clocks は PLL の出力クロックを自動制約をかける記述です。
FPGA 外部から供給される PLL のリファレンス・クロックは、create_clock で制約を与える必要があります。

または、derive_pll_clocks -create_base_clocks で FPGA 外部から供給される PLL のリファレンス・クロックも自動で制約されますが、FPGA 外部から供給されるクロックは create_clock できちんと制約することをお勧めします。

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