カテゴリー：Tool
ツール：Quartus® Prime Standard Edition、Quartus® Prime Lite Edition
デバイス：MAX® 10

MAX 10 の E144 パッケージには PLL Clock Input Pins ガイドラインがあり、
PLL クロック入力ピンの左右に出力ピンをアサインしないように推奨されています。

■ 3.10. Guidelines: Clock and Data Input Signal for Intel MAX 10 E144 Package
[PLL Clock Input Pins]
The PLL clock input pins are sensitive to SSN jitter. To avoid the PLL from losing lock, do not use the output pins directly on the left and right of the PLL clock input pins.

しかし、PLL クロック入力ピンの右側または左側に出力ピンをアサインしても、コンパイルでエラーが発生しない場合があります。
Error(18496) The Output <name> in pin location <name> (pad_<number>) is too close to PLL clock input pin (<name>) in pin location <name> (pad_<number>)

その場合も、Altera® では PLL Clock Input Pins ガイドラインに従うことを推奨しています。

<関連 FAQ>
MAX 10 デバイスにおいて、PLL の入力クロックの隣にユーザ I/O ピンをアサインしたら下記エラーで配置ができません。