SoC FPGA にはメモリ・コントローラがハードで搭載されています。
このメモリ・コントローラは、ECC  (誤り訂正コード)をサポートしており、HPS (ハード・プロセッサ・システム)と FPGA 側の両方に搭載しています。

ソフト・エラー発生率の増加を受けて、多くの設計者が外部 DDR メモリへの誤り訂正コード (ECC) の追加を検討し始めています。
ECC を使用すれば、シングル・ビット・エラーを訂正し、システム障害の可能性を大幅に低減することが可能です。

インテル®の SoC FPGA は、ECC をサポートするのに最適なデバイスです。
必要なロジック機能をすべて統合しているため、DDR メモリの幅を拡張するだけで外部メモリの ECC を実現できます。

 

HPS マルチポート・メモリ・コントローラの特長

 特長

  • DDR2、DDR3、Mobile DDR、および LPDDR2 をサポート
  • 400 MHz~533 MHz(800~1,066 Mbps)の速度
  • ECCに対応した x8、x16、または x32 インタフェース
  • 2つのチップ・セレクトによる x8 および x16 コンポーネント

高性能

  • 低レイテンシのフル・レート動作
  • エージング対応の不足ラウンド・ロビン(DRR) アービトレーション
  • ポート/バーストごとの優先順位付けおよび重み付け
  • レイテンシ重視のトラフィックを優先してバイパス
  • コマンド/データ・リオーダリングによる高効率

低コスト

  • HPS 内のハード・ロジック(HPS専用I/O)
  • 最大 6 ポートを FPGA ファブリックと共有

FPGA マルチポート・メモリ・コントローラの特長

 HPS ハード・メモリ・コントローラとの共通点

  • 同等のデバイス・サポート
  • 同等の性能
  • 同等の動作

 HPS ハード・メモリ・コントローラとの相違点

  • HPS と直接接続されていない
  • FPGA 内に最大 3 個のハード・メモリ・コントローラ
  • PHY をソフト・ロジックによって使用可能(バイパス)
  • I/O をソフト・ロジックによって使用可能(バイパス)

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