【オンラインセミナー】インテル FPGA デザイン & デバッグ・ガイドライン<無料>

本イベントの開催は終了いたしました。

イベントの特徴

インテル FPGA ウェビナーで人気の「デザイン & デバッグ ・ ガイドライン シリーズ」をもう一度!

これまで実施したインテル FPGA のウェビナーの中でも、

リクエストが多かった「デザイン & デバッグ・ガイドライン シリーズ」のウェビナーを再度実施します。

これから FPGA 設計を行う方や、現在 FPGA を使用してデバッグを行っている方も参考になるウェビナーです。

もちろん、一度受講した方も再度受講していただけます。

こちらは、オンラインセミナーですので、ご自分のデスクでご受講いただけます。

こんな人にオススメです!

・これから インテル FPGA のご設計を始める方

・インテル FPGA のデザイン手法やデバッグのポイントを学びたい方

・インテル FPGA を使って、より安定動作する FPGA 設計を行いたい方

日程・お申し込み

日程 時間 会場 定員 お申し込み
2020/07/03
(金)
  • 10:30-17:00
    (受付 各回 15分前 -)

ご自分のデスク

  • 50
受付終了
2020/07/14
(火)
  • 10:30-17:00
    (受付 各回 15分前 -)

ご自分のデスク

  • 50
受付終了

アジェンダ

時間 内容
10:30-11:00

フィージビリティー・スタディー デザイン・ガイドライン

 
近年の、FPGA を含むメモリーやインターフェイスの高性能化に伴い、FPGA にも多くのハードマクロが実装されるようになり、考慮すべき複雑な制限事項が増えてきています。このため、ボード設計の前段階において、十分な実現性検討(フィージビリティー・スタディー)を行い、ボード改版等の重大なリスクを軽減することが必須の作業となってきています。
本ウェビナーでは、フィージビリティー・スタディーにおいて検証用のスケルトンデザインを作成しその検証項目と確認方法についてご紹介します。
対象デバイスは、インテル® Arria® 10 FPGA を例として示していますが、デバイス依存部分を除いてすべてのデバイスファミリーが対象となります。

11:30-12:00

EMIF デザイン & デバッグ・ガイドライン

 
外部メモリー・インターフェイス(External Memory Interface/EMIF)の高速化に伴い、データ・バリッド・ウインドウ(データの有効なウィンドウ)の縮小や信号品質の悪化が課題として挙げられています。要求仕様を満たすための検証やデバッグに費やす時間が増加傾向にあるため、適切な手順でデバイス・ボードの設計を行い、かつ、設計段階であらかじめデバッグするための手段を実装することが重要です。
本ウェビナーではデザインフローとデバッグフローを示し、適切な手順で設計を行うことによる不具合の混入防止、デバッグに必要な仕組みの実装とデバッグ方法についてご紹介します。
対象メモリー・トポロジーは、DDR4/DDR3、対象デバイスは、インテル® Arria® 10 FPGA ですが、デバイス依存部分を除いてすべてのデバイスファミリーが対象となります。

13:30-14:00

PCI Express デザイン & デバッグ・ガイドライン

 
FPGA ではお客様の要求に応じて様々な構成の PCI Express® (PCIe®) を実装することが可能であり、期待しない動作が発生した場合に、原因を解析することが難しくなり、長期化する傾向にあります。
本ウェビナーでは、ほとんどのお客様の要求をカバーする最小限の機能を実装したデザインを「Golden Reference Design 」と位置づけ、それを用いたデザインフローとデバッグフローを⽰し、適切な手順で設計を⾏うことにより不具合の混入を防ぐとともに、デバッグに必要な仕組みを実装することにより速やかに問題を解決する方法についてご紹介します。
対象デバイスは、インテル® Arria® 10 FPGA で PCIe ハード IP の使用を想定したものですが、⼀部を除き Stratix® V や Arria® V、Cyclone® V にも適用可能です。

14:30-15:00

アクティブ・シリアル・コンフィグレーション デザイン & デバッグ・ガイドライン

 
コンフィグレーションは最も初期段階で実行され、また失敗すると FPGA が機能しないため、コンフィグレーションのトラブルはその後のお客様の開発工程に大きなインパクトを与えてしまいます。
本ウェビナーでは、Quad SPI (QSPI) Flash を使用した最もシンプルなアクティブ・シリアル・コンフィグレーションにおいて、基板設計上で注意すべき点、よくある不具合事例、およびその対処方法についてご紹介します。
対象デバイスは、インテル® Stratix® V、Arria® V、Cyclone® V です。これ以前のデバイスファミリーや、インテル® Stratix® 10, Arria® 10, Cyclone® 10 FPGA では、若干の相違点がありますので、必ずそれぞれのデバイスのユーザーマニュアルを参照してください。

15:30-16:00

タイミング&インプリメンテーション デザイン & デバッグ・ガイドライン

 
FPGA の高機能化、高性能化に伴い FPGA に組み込むことができる機能が増えてきています。一方で、FPGA のタイミング制約やタイミング検証が、結果的に十分でないまま製品が出荷され市場で不具合となるケースも発生しております。
本ウェビナーでは、タイミング制約の生成方法や不具合が発生しにくい回路構成を示すとともに、不具合発生時のデバッグ手順についてご紹介します。
対象デバイスは、インテル® Stratix® 10、Arria® 10、Cyclone® 10 FPGA をはじめとした、すべてのデバイスファミリーを対象としています。

16:30-17:00

Power & Thermal デザイン & デバッグ・ガイドライン

 
製造プロセスやテクノロジの微細化に伴い、FPGA が要求する電源電圧は低電圧化が進んでいます。また、収容トランジスタ数は飛躍的に増加し内部動作速度は高速化しており、結果的として FPGA の消費電力は増大してきています。これは、電源に対する要求条件が、より低電圧・より大電流化することを促しており、特に 20nm 以降のプロセス技術で製造される FPGA は、電源に対する要求事項が従来に比べてはるかに厳しい条件となってきています。
本ウェビナーでは、1V 以下の電源電圧で 20W (20A) を超えるデザインにおいて、設計時の考慮点および測定方法を示し、予めその仕組みを実装することで不具合の発生を防ぐと共に、不具合発生時のデバッグにおける問題点の見定めについてご紹介します。
対象デバイスは、インテル® Stratix® 10、Arria® 10 FPGA、電源デバイスとしては Enpirion® を想定したものですが、一部を除き、一般的に適用/応用可能な説明になっています。

※両日とも同じ内容となります。

主催・運営

株式会社マクニカ アルティマカンパニー 

注意事項

競合の方やフリーメールアドレスでのご登録は、参加をご遠慮させていただく場合があります。ご了承ください。

お問い合わせ

お問い合わせ