インテル® の Stratix®V GT トランシーバ・シグナル・インテグリティ (SI) 開発キットは、電気的コンプライアンス・テストおよび相互接続性解析のためのプラットフォームを提供します。複数チャネルにアクセスでき、設計者はSMA コネクタと、業界で多く採用されているバックプレーン・コネクタを使用して、実環境でのシステム分析を行うことができます。この開発キットを使用すると、以下が可能となります。
特徴
- 最大 28 Gbps のトランシーバ・リンク性能の評価
- 使いやすい GUI(Quartus®II 開発ソフトウェアは不要)による、疑似ランダム・バイナリ・シーケンス(PRBS)パターンの生成とチェック
- 最新のイコライゼーション機能による、最適なビット・エラー・レシオ(BER)を得るためのリンク設定の微調整
- ジッタ解析の実施
- Stratix V GT FPGA のフィジカル・メディア・アタッチメント(PMA)が、ターゲット・プロトコル(CEI-25/28G、CEI-11G、PCI Express®(PCIe ®)Gen 3.0、10GBASE-KR、10 ギガビット・イーサネット、XAUI、CEI-6G、Serial RapidIO ®、HD-SDI など)との相互接続性を持つことの検証
- 高速バックプレーン・コネクタを使用した、カスタム・バックプレーンの性能とリンク BER の評価
注文情報
製品名 | トランシーバ・シグナル・インテグリティ開発キット、Stratix V GT エディション |
ご注文コード | DK-SI-5SGTMC7N |
開発キットの内容
トランシーバ SI 開発キット、Stratix V GT エディションは、以下の特長を備えています。
- Stratix V GT 開発ボード(図 1 参照)
- 搭載デバイス
- 5SGTMC7K3F40C2N
- コンフィギュレーション・ステータスおよびセットアップ・エレメント
- JTAG
- オンボード USB-Blaster™
- MAX®II デバイスとフラッシュ・メモリを介したファースト・パッシブ・パラレル(FPP)コンフィギュレーション
- 2 つのコンフィギュレーション・ファイルを格納可能
- 温度計測回路(ダイおよび周囲温度)
- クロック
- 50 MHz、125 MHz、プログラマブル・オシレータ(プリセット値:624 MHz、644.5 MHz、706.25 MHz、875 MHz)
- トランシーバ基準クロックに外部差動クロックを供給するための SMA コネクタ
- FPGA ファブリックに外部差動クロックを供給するための SMA コネクタ
- FPGA の PLL(Phase-Locked Loop)出力ピンから差動クロックを出力するための SMA コネクタ
- 汎用ユーザー入力/出力
- RJ-45(銅)コネクタ付き 10/100/1000 Mbps イーサネット PHY(RGMII)
- 16x2 キャラクタ LCD
- 1 個の 8 ポジション DIP スイッチ
- 8 個のユーザー用 LED
- 4 個のユーザー用プッシュボタン
- メモリ・デバイス
- 128 メガバイト(MB)同期フラッシュ・メモリ(主に FPGA コンフィギュレーションを格納するために使用)
- 高速シリアル・インタフェース
- MMPX コネクタに配線された 4 本の全二重 GTB(28.05 Gbps)トランシーバ・チャネル
- SMA コネクタに配線された 7 本の全二重 GXB(12.5 Gbps)トランシーバ・チャネル
- マイクロ・ストリップ上の短い配線
- 同一トランシーバ・ブロックからの 6 本のストリップライン・チャネル(すべての配線長がチャネル間で一致)
- バックプレーン・コネクタに配線された 21 本の全二重 GXB トランシーバ・チャネル
- 7 チャネルは Molex®Impact®コネクタへ
- 7 チャネルは Amphenol®XCede®へ
- 7 チャネルは Tyco Strada®Whisper®コネクタのフットプリントへ(コネクタは搭載されていません)
- 消費電力
- ラップトップ DC 電源入力
- 電圧調整機能
- 搭載デバイス
- Stratix V GT トランシーバ SI 開発キット・ソフトウェアの内容
- インテルの完全なデザイン・スイート(ダウンロード・センターからダウンロード)
- Quartus II 開発ソフトウェアが Stratix V FPGA をサポート
- 1 年間のライセンス付き
- Nios®II エンベデッド・デザイン・スイート
- PCI Express、トリプル・スピード・イーサネット、シリアル・デジタル・インタフェース(SDI)、および DDR3 SDRAM 高性能コントローラ MegaCore IP コアを含む MegaCore®IP ライブラリ
- OpenCore Plus を介した IP 評価も利用可能
- ボード・アップデート・ポータル
- Nios II ウェブ・サーバとリモート・システム・アップデートを装備
- GUI ベースのボード・テスト・システム
- JTAG 経由による PC へのインタフェース
- ユーザーがコントロール可能な PMA 設定(プリエンファシス、イコライゼーション、その他)
- ステータス表示(エラー、BER、その他)
- ユーザー・ガイド
- リファレンス・マニュアル
- ボード回路図とレイアウト・デザイン・ファイル
- インテルの完全なデザイン・スイート(ダウンロード・センターからダウンロード)
図 1. Stratix V GT トランシーバ・シグナル・インテグリティ開発キット
関連資料
ドキュメント | 説明 |
トランシーバ・シグナル・インテグリティ開発キット、Stratix V GT エディション・ユーザー・ガイド(英語版・PDF) | トランシーバ SI 開発キットのセットアップおよび搭載されたソフトウェアの使用方法について解説しています。 |
トランシーバ・シグナル・インテグリティ開発キット、Stratix V GT エディション・リファレンス・マニュアル(英語版・PDF) | ボードのコンポーネントおよびインタフェースに関する詳細を含んでいます。 |
キット・インストール (ES シリコン搭載ボード向け) |
リファレンス・マニュアル、ユーザー・ガイド、クイック・スタートガイド、部品表、レイアウト、PCB、回路図、ボード・アップデート・ポータルのサンプル・ファイルなど、開発キットに含まれるすべてのファイルのフル・インストール |