Microchip FPGA: 電源のパワーアップ、パワーダウンシーケンスについてはどこを参照したらいいですか？

Microchip FPGA: LVDSを使いたいです。デザイン作成やピンアサインは何を参考にしたらいいですか？

Microchip FPGA: IGLOO2やProASIC3について5Vトレラントの情報はどこに記載されていますか？

Microchip FPGA: Libero SoCにて差動信号入力はどのように接続したらいいですか？

Intel：Intel® Stratix® 10 Hard Processor System Address Map and Register Definitions にある System Manager グループの boot_scratch_cold0 ～ boot_scratch_cold8 レジスターの用途や値の範囲について教えてください。

Intel：Error (174068): Output buffer atom "XXX" has port "YYY" connected, but does not use calibrated on-chip termination

Intel：Arm® DS の Run/Debug Configuration において ターゲットの選択に項目が出てきません

Intel：Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

Intel：HPS (Hard Processor System) の Flash メモリー（QSPI, NAND）に JTAG 経由でファイル転送と書き込みを実施する方法を教えてください。

Intel：Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか？

Intel：DE0-Nano-SoC と Atlas-SoC のキットの違いを教えてください。

Intel：SoC FPGA を使用する際に Hard Processor System (HPS) から FPGA をコンフィギュレーションする際の注意点を教えてください。

Intel：Arria® V / Cyclone® V の SoC FPGA の Hard Processor System (HPS) の Reset Manager レジスタである bit 6:s2f は、設定するとどのような動作になりますか？

Intel：期限内のライセンスにも関わらず Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンス・エラーが発生します。どのようなことが考えられますか？

Intel：Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンスは、保守期限が切れてもそれまでのバージョンであれば使用可能ですか？

Intel：DS-5™ のライセンスのアクティベーションを DS-5™ 上から行うと下記のようなエラーが出ます。

Intel：Cyclone® V SoC FPGA の Hard Processor System (HPS) 内蔵の DMA Controller (DMA-330) のバースト転送の最大サイズを教えてください。

Intel：Arria® 10 SoC FPGA の Hard Processor System (HPS) Shard I/O について、I/O-Quadrant1～4 の一部を HPS、その他は FPGA と割り当てた場合、Early HPS I/O Release の対象は HPS に割り当てた Quadrant のみですか？

Intel：Arria® 10 SoC FPGA の Early I/O release 機能とはどのような目的で使用するものですか？

Intel：DS-5™ Intel® SoC FPGA Edition のコンソール画面が文字化けします。

Intel：SoC FPGA デバイスの ARM® プロセッサをホストとする構成で、インテル® FPGA SDK for OpenCL™ を使用しています。ホスト（ARM）側とカーネル（FPGA）側、それぞれの動作周波数の設定および確認方法を教えてください。

Intel：SoC FPGA の HPS-to-FPGA AXI Master インタフェースの信号を Platform Designer（旧 Qsys）内部の Slave に接続するとともに、外部に AXI のまま Export する接続方法を教えてください。

Intel：SoC FPGA の QSPI HWLib を扱う上で注意する点はありますか？

ARM® Development Studio 5 (DS-5™) インテル® SoC FPGA エディションに含まれるコンパイラでは、ビット・フィールドは宣言されている順に下位メモリから割り付けられていますが、これを上位アドレスから割り付ける方法はありますか？

Cyclone® V SoC FPGA の Hard Processor System (HPS) からユーザ・ロジックへのバースト・アクセスをする際、アクセスできる最大のバースト長はいくつですか？

ARM® DS-5™ Intel® SoC FPGA Edition でソース・コードを変更してビルドしても、変更が反映されません。

ARM® DS-5™ Intel® SoC FPGA Edition の Streamline パフォーマンス・アナライザ機能が使用できるのは、ターゲット上で動作している OS が Linux か Android の場合だけですか？ベアメタル・アプリケーションや他の OS を使用している場合は、Streamline を使用できますか？

ARM® DS-5™ Intel® SoC FPGA Edition の Streamline パフォーマンス・アナライザにおいて、キャプチャ・データは Ethernet 経由でターゲットから DS-5™ が動作するホスト PC に向けて送られますが、Ethernet の転送レート（1000Mbps/100Mbps/10Mbps）の差により、低い転送レートだと機能的な制限がかかるようなことはありますか？

ARM® DS-5™ Intel® SoC FPGA Edition で ARM NEON のベクタ命令が生成されたかを知る方法を教えてください。

SoC デバイスで CPU 処理性能を上げる方法を教えてください。