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Intel：Error(18101): An external memory interface or PHYLite IP core reference clock fed by a cascaded PLL. Connect the external memory interface or PHYLite IP core reference clock to an input buffer
Agilex
Arria
Cyclone
IP
Quartus Prime
Stratix
クロック/PLL
カテゴリー：Device
ツール：Quartus® Prime Pro Edition、Lite Edition
デバイス：Agilex™、Stratix® 10、Arria® 10、Cyclone® 10 GX
PHY Lite for Parallel Interfaces Intel® FPGA IP のリファレンス・クロックに PLL の出力クロックが使用されているため、エラーが発生しています。
リファレンス・クロックは、信号品質向上のために専用ピンから入力することを推奨しています。
[PHY Lite for Parallel Interfaces Intel® FPGA IP User Guide]
※ 各デバイスファミリーの章において、"Reference Clock" のセクションをご覧ください。
経験豊富なFAEが