Microchip FPGA: FF,LUTなどのリソース使用量はレポートのどの部分を確認すれば分かるでしょうか?
Libero SoC
ReportsウィンドウのPlace and Route内にある<プロジェクト名>_layout_log.log ファイルをご参考ください。
論理合成後、配置配線前の段階では参考情報として、ReportsウィンドウのSynthesize内にある<プロジェクト名>_compile_netlist_hier_resource.csv ファイルがあります。
当該csvファイルは、 \<プロジェクトフォルダ>\designer\<プロジェクト名>\<プロジェクト名>_compile_netlist_hier_resources.csv にあります。